Ho una domanda relativa a media continua del valore di ADC. L'approccio che ho usato è la media continua di esempio 256 campioni. Il valore adcaout (mostrato nel codice qui sotto) che ricevo sul mio incrementi GUI lentamente. Per fare un esempio, se mi aspetto valore 100mA, mio GUI mostra 4 mA, 8mA, 15mA. e poi finalmente dopo 2 minuti ricevo valore 100mA stabile. Voglio vedere la 100mA direttamente sul mio GUI da adcaout invece di valori di incremento e la stabilizzazione dopo qualche tempo. Un'altra questione è che, Posso in qualche modo rendere questo processo veloce in modo che non devo aspettare per 3 minuti per la ricezione stabile al 100 mA da adcaout. Il clk orologio nella progettazione digitale sotto è 20 MHz. L'orologio per la ricezione di valori ADC sulla scheda FPGA è di 15 KHz. - Il file adc. vhd è qui sotto: Il codice è modificato come segue: L'output finale che sto visualizzazione su mia GUI è slvvalue1 e slvvalue2 ne dite di questo: al reset (o in qualsiasi altro momento, se si desidera), assegnare il valore DataIn a tutti gli elementi di matrice si palco. Questo dovrebbe impostare istantaneamente il vostro media al valore corrente: L'esempio seguente mostra il codice completo per una calcolatrice media mobile. Il mio suggerimento è che si studia fino a che non si capisce. Quindi, cercare di utilizzare nel vostro disegno. Infine, e solo dopo si ha un lavoro circuito di base, si potrebbe cambiare per soddisfare i vostri vincoli di progettazione (larghezza dei dati, numero di campioni, la gamma di numeri interi, uso di firmato vs intero ecc.) Infine, se si desidera utilizzare il codice di cui sopra per mantenere due medie distinte per due segnali distinti, semplicemente istanziare l'entità media due volte: Edit: a quanto mi risulta dai vostri commenti, potrebbe essere necessario un input in più per impostare la media istantaneamente al valore corrente di ingresso. In tal caso, è possibile utilizzare un ingresso di carico come illustrato di seguito: risposta 26 Nov 13 ad 15: 45Course Obiettivo: presentare la teoria, algoritmi, tecniche di progettazione e le modalità effettive della implementazione di algoritmi DSP e architetture di comunicazione digitale con la tecnologia FPGA. Corso Presentazione Style: Questo è un corso intensivo di due giorni che si educare utilizzando una serie completa di note su DSP per FPGA. I punti chiave saranno tenuto conferenze su con derivazioni e dettagli tecnici forniti nelle note del corso per lo studio individuale in seguito. Dopo ogni lezione, sessioni pratiche di laboratorio saranno eseguiti utilizzando hardware e software FPGA Xilinx. Consegna sarà 40 lezioni, 20 manifestazioni e 40 laboratori pratici che utilizzano hardware e software FPGA. Chi può partecipare: docenti universitari interessati a utilizzare i dispositivi Xilinx per l'insegnamento, la ricerca e lo sviluppo. Inoltre analogico, RF, digitale, DSP o ingegneri FPGAASIC che sono interessati a conoscere le strategie progettuali rilevanti e le filosofie di attuazione algoritmi e applicazioni su FPGA possono trovare il corso benefica. Un fondo in alcuni dei fondamenti del DSP (campionamento, quantizzazione, dominio della frequenza, filtraggio digitale) è utile, ma non essenziale. Note sui corsi, hardware e software: Tutti i partecipanti riceveranno stampati e copie elettroniche del 8220DSP per le note FPGA Primer8221. Questi materiali sono open source e disponibile per i partecipanti di riutilizzare da riferimento appropriato alla fonte originale. docenti universitari e professori con il coinvolgimento diretto di insegnare disegno DSP Andor FPGA che frequentano il corso in grado di ricevere l'hardware e il software tramite donazione della University Program Xilinx (XUP). Obiettivi di apprendimento Comprendere le applicazioni attuali e rilevanti DSP per FPGA quando utilizzare un FPGA o un processore DSP - o entrambe le questioni aritmetiche - Come implementare moltiplica e aggiunge - in modo efficiente la (a volte grave) l'impatto di arrotondamento rispetto troncamento Trattare con scenari di overflow e underflow Avanzate aritmetica - Quando abbiamo bisogno di radici quadrate, divide e più tecniche di progettazione per ridurre al minimo campione wordlengths FIR efficiente (risposta all'impulso finita) disegno del filtro e l'implementazione L'uso di IIR (risposta all'impulso infinita) filtri in DSP per applicazioni FPGA L'importanza di retiming, pipelining e multicanale filtra Il costo e la rilevanza di filtri speciali come CIC (a cascata integrare-pettine) filtra i requisiti e implementazione di filtraggio adattativo algoritmi L'attuazione di IF di modulazione e demodulazione tecniche Perché e come implementare oscillatori tecniche (sottufficiali) a controllo numerico per amp sincronizzazione comunicazioni digitali di temporizzazione architettura e l'implementazione di Digital dOWNCONVERTER (DDC) componenti dirette DSPFPGA Il ripristino del sistema per implementare un QAM (Quadrature Amplitude modulatore) ricetrasmettitore Come implementare in modo efficiente filtri multicanale per 3G strategie applicazioni di progettazione per la realizzazione di divisione di frequenza ortogonale multiplexing (OFDM) utilizzando gli algoritmi QR per equalizzazione adattiva e beamforming Realizzazione di un FPGA abilitato livello fisico per 802,16 DSP per tecnologia FPGA amp Application Review 8226 DSP per applicazioni FPGA 8226 problemi Wordlengths - DSP su FPGA Xilinx non è solo a 16 bit 8226 design per applicazioni di campionamento a gt 100MHz 8226 applicazioni FPGA esempi: 3G, 802.16, CDMA2000 8226 FPGA, processori DSP, ASIC - cosa utilizzare - quando e dove 8226 algebra lineare - matrici, vettori 8226 Calcolo l'inverso della matrice e DSP requisiti tecnologia FPGA 8226 la Xilinx DSP per la tecnologia FPGA Roadmap 8226 i tassi di Clocking, velocità di trasferimento dati e frequenze di campionamento 8226 bit, fette, configurabili blocchi logici, e moltiplicatori 8226 MIP e MAC valutazioni delle prestazioni 8226 famiglie di FPGA e fonti 8226 Case Study - la Virtex 4 e fette DSP48 8226 Recensione di un flusso di progettazione HDL da algoritmo per Strumenti di attuazione per DSP per FPGA design 8226 Lavorare con Matlab e Simulink 8226 Xilinx System Generator flusso di progettazione 8226 di alto livello 8211 da algoritmo per Simulink per FPGA 8226 hardware in the loop aritmetiche Fundamentals 8226 2s complemento fissati punto aritmetica 8226 vipere e moltiplicatori, e l'introduzione. divisione e radice quadrata di 8226 problemi wordlength AMP punto fisso aritmetica 8226 Overflowunderflow e TruncationRounding emette 8226 aritmetica Complex (reale e immaginario) i requisiti per DSP 8226 Il ruolo degli algoritmi aritmetica di approssimazione e il filtraggio digitale CORDICs per FPGA 8226 Filtri Symmetric Phase Linear - ottimizzazione Xilinx efficieny amp 8226 Upsamplinginterpolation amp Downsamplingdecimation 8226 Trade-off con wordlength, frequenza di campionamento e le lunghezze di filtro. 8226 tecniche di retiming 8226 8226 Half-band, media mobile, filtri a pettine Cut-impostare il ritardo per i filtri di trasposizione e FIR sistolica e CIC filtri 8226 Multichannel implementazione filtro applicazione del filtro 8226 polifase Adaptive Filtering per FPGA 8226 I problemi dal feedback numerica e come affrontare li 8226 I LMS (almeno mean square) algoritmo 8226 implementazione LMS e l'applicazione 8226 la RLS (ricorsive minimi quadrati) algoritmo 8226 implementazione RLS - l'algoritmo QR - classica algebra lineare 8226 integrità e la stabilità numerica emette QAM (Quadrature Amplitude Modulation) Sistemi 8226 I DSP emabled se l'architettura Radio (Radio software) 8226 Progettazione di oscillatori a controllo numerico (sottufficiali) 8226 Progettazione di trasmissione e ricezione filtri digitali abbinate 8226 Carrier recupero di temporizzazione, e simbolo tecniche di sincronizzazione 8226 costellazioni, rotazioni di fase, e scenari di test 8226 strategie spettro diffondere e requisiti FPGA livello di sistema DSP applicazioni 8226 a 3G, fs 80 MHz, 4 x 5 MHz sovracampionati filtri multicanale 8226 Bluetooth compatibile downconverter digitale diretta equalizzazione in base (DDC) disegno 8226 Adaptive LMS per applicazioni wireline 8226 algoritmo adattivo a barre wireless beamforming digitale 8226 progettazione di NCO, filtro FIR per Generic trasmettitore QAM facoltà universitaria può richiedere i materiali del workshop inviando una mail a xupxilinxShare questa pagina DSP Primer utilizzando ISE professori che sono nuovi per utilizzare FPGA e vorrebbero comprendere i dettagli della realizzazione di comunicazioni DSPdigital ad alta velocità utilizzando FPGA. principi dei DSP di base (campionamento, quantitativa, dominio timefrequency) Conoscenza di utilizzare la simulazione DSP software Andor implementazioni hardware consapevolezza delle comunicazioni digitali e moderne applicazioni e problemi DSP competenze ad alta velocità guadagnati Al termine del seminario, si sarà in grado di: comprendere i fondamenti del fisso lunghezze punto di parole e questioni connesse sapere come controllare e trattare con arrotondamento, troncamento, avvolgente, e la saturazione aritmetica su FPGA Comprendere le molte opzioni di implementazione aritmetici (per moltiplicare e altre operazioni) sapere come progettare e lavorare con coordinate Computer rotazione digitale (CORDIC) progetta per i calcoli trigonometrici conoscere le caratteristiche e le architetture delle fette DSP48x della Virtex e Spartan FPGA sa come utilizzare il software di Xilinx sistema generatore di Simulink per la progettazione DSP in grado di eseguire il pieno flusso di progettazione software ISE per i sistemi DSP ed esempi implementare esempi DSP in tempo reale sulla scheda FPGA utilizzando i codec InputOutput audio capire le ragioni e le modalità per implementare ad alta velocità in cascata Integrator-pettine (CIC) filtri conoscere i metodi di attuazione degli oscillatori a controllo numerico (sottufficiali) essere in grado di costruire un QAM ricetrasmettitore utilizzando vari componenti di base FPGA capire come impostare Phase-Locked Loop (PLL) e le prime porte in ritardo per la sincronizzazione capire l'uso dell'algoritmo QR per minimi quadrati e l'attuazione algoritmo adattivo Panoramica del corso il DSP per FPGA storia Lab 1: using System Generatore, ISE e Chipscope Uso degli strumenti di Xilinx System Generator all'interno dell'ambiente Mathworks Simulink per implementare semplici circuiti DSP multiplyadddelay e quindi sintetizzare, luogo e il percorso e controllare il piano terra di alcuni disegni semplici. ChipScope verrà utilizzato con un esempio in esecuzione sul bordo FPGA. Aritmetica e implementazioni CORDIC Lab 2: Moltiplicatori, vipere, divisori e CORDICs Considerare i molti modi di attuazione di un moltiplicatore (DSP48, il coefficiente costante, distribuita, spostare e aggiungere, ecc), e anche esamina i disegni divisore, e le implementazioni CORDIC per il calcolo di seno, coseno, grandezza e altri calcoli trigonometrici. Filtri digitali su FPGA Filtro Retiming e pipelining Metodi Laboratorio 3: Filter Design digitale e implementazione Guarda disegni filtro in forma parallela e seriale, e anche varie tecniche e metodi di pipelining, implementazione filtro multicanale, e in generale l'attuazione filtri efficienti ed a basso costo con particolare riferimento ai filtri di decimazione e interpolazione. esempi audio sarà caratterizzato da filtraggio del rumore utilizzando la scheda FPGA. CIC e spostamento Filtri Media Lab 4: CIC filtro attuazione realizzare catene di filtri CIC per capire i problemi della crescita lunghezza di parola, decimationdown-campionamento, struggersi correzione e le applicazioni a Radio estremità anteriori (trasmettitori e ricevitori). Anche implementare filtro ricevere catene che caratterizzano CICS, passa-basso, la metà band e altre implementazioni filtro efficienti. Oscillatori a controllo numerico (sottufficiali) NCO Ricevitore sincronizzazione Lab 5: Oscillator progettazione e realizzazione Realizzazione di oscillatori a controllo numerico che utilizzano metodi di look-up-table e campo di regolazione appropriata spurie libero dinamico (SFDR) e precisioni di frequenza. Considera anche core Xilinx per sottufficiali o Direct Digital Synthesis (DDS) e anche utilizzando oscillatori CORDIC-based e oscillatori IIR marginalmente stabili. La Quadrature Amplitude modulatore (QAM) Tx e Rx Lab 6: QAM Transceiver design Un trasmettitore quadratura modulatore e il ricevitore sarà attuato a modulare i dati ad un vettore IF (circa 3 MHz), poi ricevuti tramite un'implementazione ricevente quadratura. Questo laboratorio integrerà l'attuazione di sottufficiali, filtri digitali standard, CICS, sincronizzatori in un unico disegno. Adaptive Signal Processing, minimi quadrati e il QR Lab 7: QR Algoritmo Implementazione sarà attuato un 5x5 (matrice) algoritmo QR (per minimi quadrati, risolutori sistema lineare, e le implementazioni generali DSP adattivo). Una dimostrazione di utilizzare il QR per l'identificazione del sistema sarà allestito in laboratorio, e un design basato CORDIC pieno sintetizzato e messo e instradato sarà completato. Questo rappresenta un valore elevato, un'attuazione di elevata complessità. Link veloci
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